根據(jù)比利時微電子研究中心（imec）的說法，BSPDN目標(biāo)是減緩邏輯芯片正面在后段制程面臨的壅塞問題，通過設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO），在標(biāo)準(zhǔn)單元實現(xiàn)更有效率的導(dǎo)線設(shè)計，協(xié)助縮小邏輯標(biāo)準(zhǔn)單元的尺寸。

BSPDN 可解釋成小芯片設(shè)計演變，原本將邏輯電路和存儲器模組整合的現(xiàn)有方案，改成正面具備邏輯運算功能，背面供電或訊號傳遞。

一般而言，通過晶圓正面供電的方法雖能完成任務(wù)，但會使功率密度下降、性能受損。

三星稱跟傳統(tǒng)方法相比，BSPDN可將面積減少14.8%，芯片能擁有更多空間，公司可增加更多晶體管，提高整體性能; 線長也減少9.2%，有助降低電阻、使更多電流通過，進而降低功耗，改善功率傳輸狀況。

今年6月，英特爾也舉辦了BSPDN相關(guān)的發(fā)布會，并將其命名為PowerVia。該公司計劃在英特爾20A制程中采用這方法，使得芯片利用率有望達到90%。

英特爾認為，PowerVia將解決硅架構(gòu)中的互連瓶頸，透過晶圓背面提電來實現(xiàn)連續(xù)傳輸; 該公司預(yù)計在2024年推出的 Arrow Lake CPU 中采用這種新方法。

另有消息稱，臺積電如期2025年上線2納米制程，2025年下半年在新竹量產(chǎn)，計劃2026年推出N2P制程，這個制程將采用BSPDN技術(shù)。